JESD204B 调试实战：高速 ADC/DAC 上电链路不通的排查步骤

JESD204B 链路无法建立时，随机修改参数会让问题更难定位。分阶段上电方法可将电源/时钟、PHY 对齐、链路建立和应用数据验证分开。设备相关配置必须以当前转换器和 FPGA 文档为准。

第一阶段：基础条件

• 在配置链路前，确认全部电源、复位和参考时钟稳定。
• 确认 subclass、lane rate、转换器模式和 FPGA 收发器配置在系统两端一致。
• 记录初始寄存器配置和固件版本，确保实验可复现。

第二阶段：PHY 与对齐

在物理层检查 lane 极性、线速率、参考时钟、均衡与接收锁定。先使用器件状态寄存器和 FPGA 诊断信息，确认物理层稳定后再分析应用数据。

第三阶段：链路建立

按所选 subclass 的顺序验证 SYNC、码组同步、初始 lane 对齐和多帧对齐。每次只改一个配置项，并记录状态转变。

第四阶段：数据完整性

链路显示建立后，先使用确定性的测试图案和已知输入条件验证 lane 顺序、采样映射和数据格式，再验证完整模拟链路与应用数据流。

升级排查资料

请求支持时，请提供数据手册版本、转换器配置、FPGA 收发器配置、时钟、复位时序、状态寄存器和故障状态的抓取结果。这能减少往返与猜测。